3D Packaging, IC packaging, FINEPLACER sigma

FINEPLACER® sigmaのシステム評価で用いられた様々な相互接合に関する概要

ホワイトペーパー

筆者:Sascha Lohse (Finetech GmbH & Co. KG), Alexander Wollanke (Fraunhofer IZM-ASSID)

概要:小型化、軽量化、複合機能化した電子デバイスへの厳しい要求は、ICパッケージング技術においてますます高まっている。今まで以上に複雑化した回路、狭小ピッチ、微小バンプの設計と、ダイ、チップの積層構造化などの技術が、業界では実施されている。3Dパッケージングの最適なプロセス技術の確立は、一つの大きな課題である。本稿では、おもに現在3Dパッケージングで用いられる様々な接合方法について紹介する。高範囲な試作研究の結果として、多バンプ数(最大143,000)、狭小ピッチ幅(最小25μm)、および微小バンプ径(最小13μm)といった各種のチップを、基板上にFINEPLACER® sigmaを用いて実装した。本稿では、3Dパッケージング技術に関連する実験手法と、用いたプロセスパラメーター、およびその結果を示す。

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